走线不走心，早晚会返工
宣布时间：2020-05-18 15:26:07
高速先天生员--姜杰
走线熙熙，汲汲交期；走线攘攘，亟亟归档。
项目伊始，高速先生的心田着实是抗拒的，由于着实看不出仿真的须要：目的信号是DDR3L，数据速率最高800Mbps，地址控制类信号走线拓扑为一拖二、T型拓扑。信号通俗、速率寻常、拓扑简朴。
架不住客户的一再坚持，加上前期项目介入阶段，客户言辞闪灼，提供PCB文件时也不大直率，似乎有难言之隐，高速先生渐生警醒——事情可能并没有想象的那么简朴�？突ё钪照站商峁┝说グ逦募�，不过一直强调是外协设计的。
翻开板子仔细审查，却是险象环生，高速先生精神为之一振，心里或许有了谱。虽然有了预判，不过，关于云云不走寻常路的设计以前只是耳闻，今日一见，难免兴奋，着实想看看仿真效果与预期是否一致。
思量选择地址控制类信号作为仿真工具，之以是这么做除了由于该单板的此类信号布线激进，另一个缘故原由是相关于绝大大都数据信号的点到点拓扑，地址控制类信号通常是一拖多，并且没有数据信号对应的片内端接来减小反射，因此出问题的概率相对较大。先看DDR3L地址控制类走线最长的信号波形（如下图）：崎岖电平明确，知足阈值要求，边沿枯燥，没有回沟，整体看来虽然有稍微的过冲和振铃，不是十分完善，也算较量正常。
岂非就这样愉快的PASS了？不，还没到重点。由于通道整体仿真的效果会让你得出截然相反的结论！不信请看同组地址信号同时运行时黯然失色的眼图：似乎熬夜之后委屈睁开的眼睛，充满血丝，感受到他的疲劳了吗？
欠盛意思，放错图了，应该是这张。
单拎出来的信号质量没问题，同组信号一起运行却不给力，想必一直关注高速先生公众号的朋侪已经想到了谜底：串扰！是的，高速先生也这么想。尤其是在高速先生新近推出一期关于层间串扰的短视频之后，串扰问题更是引起了不少人的关注，详情识别右下方二维码：
回到本期案例，继续抽丝剥茧。仔细视察DDR3L地址信号走线之间的间距就能发明眉目：线宽0.1mm，相邻走线air-gap也是0.1mm！并且还不是零星的个体征象，整个通道的地址控制类信号都是云云处置惩罚。
虽然了，以上关于串扰的推断还只是大胆的假设，下面就需要小心的求证。既然嫌疑问题的症结在于串扰，那么比照差别水平的串扰对通道信号的影响最具有说服力。幸亏仿真的时间可以调解串扰系数，这样就不必等客户提供差别的PCB版原来逐一验证。提取参数时通过调解串扰系数，先将串扰降低为原版本的75%，由于振铃的减小，眼睛中的“血丝”最先镌汰，眼图如下：
继续调解串扰系数，将串扰减小至原设计的50%，信号振铃进一步减小，眼图逐渐恢复正常。
直接将串扰减小到原设计的5%，整个眼图都变的容光焕发，十分清新。
通过仿真反响，客户最终照旧把DDR3L的走线中心距调解至3W，线距调解后的通道仿真效果抵达了预期的要求。
厥后才相识到，初始版本PCB是客户的一个Layout新手设计，初生牛犊不怕虎，加上交期的压力，走线约束设置泛起误差，于是就泛起了这么一版试探信号底线的设计，相信经由这次返工的煎熬，串扰对这名Layout攻城狮而言不会再是书籍上惨白的理论。正所谓：走线熙熙，急赶交期；走线攘攘，串扰飙涨。只是，有几多走线可以重来，有几多单板经得起期待？
