DDR跑不到速率后续来了，相邻层串扰深度剖析！
宣布时间：2023-06-06 16:54
高速先天生员：黄刚
就在刚刚，雷豹把他对叠层的调解方法和改善后的仿真效果给师傅Chris看完后，Chris给雷豹点了个大大的赞，由于优化的方法着实不需要大改DDR的走线，只需要把相邻层的信号最大限度的拉开，同时为了包管叠层厚度稳固，就需要把信号和参考的地平面响应的靠近。这个操作的利益是显而易见，信号与信号之间的距离变远的同时，信号与参考地平面的距离又变近了，串扰一定就能够改善了啊！下面是雷豹想到的改善后的叠层计划。
信号与信号由之前的4.476mil拉大到了5.5mil，同时为了坚持厚度稳固，信号与地的距离从3mil减小到了2.5mil。这个时间会不会有粉丝问，为什么不再拉大一点呢，直接拉到6mil以上不更好了。呃，这个……只能回覆你们，PCB设计是需要多种因向来权衡，拉到6mil的串扰一定会更好，可是信号离地平面近了，线宽需要减小才华控到之前的阻抗，近到2mil压根就控不到阻抗了，由于线忒细了。
着实雷豹坦言，接纳这个叠层调解的计划着实也主要是通过“凭感受”来的，理论是知道的，就是信号之间远了，信号和地平面近了，电磁场在信号之间的交织量就少了，因此串扰能够改善。可是改善了几多，能不可通过其他指标更清晰的量化出来呢，雷豹心里着实是打鼓的！
Chris看透不点破，决订婚自来接手这个案例后续的串扰剖析。我们知道，去权衡任何信号质量的手段无非就两种，要么是在时域上判断，要么就是在频域上去剖析。时域的话，雷豹已经在信号眼图上有比照过了，那么想继续剖析这个串扰的改善的话，就有在频域上去做文章了。
Chris对雷豹调解叠层前后的走线结构举行建模，使用cadence的3D clarity快速的建设了两种结构的模子，可以看到，雷豹的优化计划就是把信号间距拉远，信号与地间距拉近，同时减小一定的线宽来控制阻抗稳固。
原始仿真模子版本中，我们把相邻层的走线长度定在1000mil，基本上和该案例的DDR走线的最大并行长度靠近，使得这个仿真模子更贴近该案例的真真相形。
划分对两个模子举行仿真，仿真后获得两者的串扰参数的效果，Chris把它们摆在一起来看。
从比照效果可以看到，串扰在DDR运行的频率处从22db改善到29db，各人可不要小看这个7db的串扰改善，从db消耗反推回幅度的话，若是串扰源电压是1V的话，基本上22db是80mV的串扰幅度，29db只有35mV左右，改善照旧很是的大的，有兴趣的粉丝后面可以自己算算哈！
虽然，在雷豹惊呼很厉害的时间，Chris突然问雷豹，那优化了叠层之后，尚有没有什么步伐通过走线的转变进一步优化串扰呢？此时雷豹看着Chris的仿真模子，同时脑中一直的翻腾一经学过的串扰理论，duang的一声，有啦！现在仿真模子是信号线并行长度1000mil，若是能缩短到500mil呢，会不会使得串扰效果进一步变好呢？Chris知足的点了颔首，前进很大的小伙子！只见Chris飞快的对模子上的信号走线缩短一半，只剩500mil的并行长度，然后再次举行仿真，效果令人知足，串扰量级又改善了3个多db！
简直，从串扰爆发的理论出发去寻找改善串扰的计划，简直是较量好的解决问题的思绪，于是雷豹在之前的叠层优化建议之外，还加上了一条，只管减小相邻层并行的走线的长度，这下这个案例的改板设计就更包管了！正当雷豹最先暗爽的时间，突然Chris来了一句，那在这个case里，主控和DDR的结构位置都稳固的时间，详细要怎么走线才华抵达缩短并行长度的目的呢？雷豹刚最先楞了下，不过镇静下来思索片晌后，作为PCB设计身世然后转到我们高速先生团队的他照旧想到了不少的步伐实现了！
