你相信有一天 BGA内里不可走差分线吗？
宣布时间：2020-08-03 10:43:10
高速先天生员-- 黄刚
你一定会相信阻抗不匹配影响PCB性能；你会相信等长做得欠好影响DDR的时序；你也会相信PCB太长的话高速信号会有问题；可是若是我们告诉你总有一天BGA芯片内里不可穿差分线的话 ，你会相信吗？
所谓BGA ，也就是学名为球栅阵列封装的芯片 ，是芯片封装界生长到今天为止算是集成度最高的封装手艺了哈。小则几百pin ，多则几千pin都密密麻麻的凭证一定的pitch间距举行排列 ，我们现在常用的pitch为1.2mm ，1mm ，0.8mm这些。
那么说到麋集 ，各人一建都有过这样的履历 ，也就是处于BGA内里的高速信号若是要走出BGA的话 ，一样平常会在pin的位置去做fanout ，也就是所谓的BGA扇出 ，然后通过一个内层（虽然底层也可以）从BGA内里层层举行突围 ，直到走出BGA区域为止。有的时间 ，这对走线在走出来的历程中经由的地方可谓是很是的崎岖 ，坑坑洼洼的 ，例如下面这样 ，做过高速信号PCB设计的粉丝们应该都很清晰为什么会这样了哈。
我们知道 ，高速信号的过孔是要举行反焊盘处置惩罚的 ，那么这个时间我们就会发明 ，一对从BGA内里走出来的线可能需要经由若干个过孔反焊盘的边沿。为什么叫边沿呢？由于过孔反焊盘理论上是挖的越大越好 ，这样才华最洪流平的提高过孔的阻抗 ，因此在走线经由的区域 ，基本上是走线上下的参考平面就会被反焊盘挖空掉 ，也就是在过孔的区域 ，走线是没有多余的参考的。
若是要问各人这个时间是包管过孔的阻抗呢照旧保存那么一小段走线的参考平面 ，我相信百分之80以上的人都说是包管过孔的阻抗 ，各人的意见都是也就几十mil的走线少一点参考平面能有多大的影响 ，再说了 ，又不是完全没参考平面 ，只是没有多余的参考平面罢了嘛。另外很主要的一点就是 ，这个是作为PCB设计界一个通用的处置惩罚方法 ，并且在大大都产品做出来之后都是没有问题的。因此各人也就以为是一个很稳妥的设计要领了。
可是高速先生总喜欢对一些看起来很正常的设计理念举行“挑战” ，这次我们就针对BGA穿线是不是真的没有问题举行研究。我们做了一块测试板 ，验证下在1.0mm pitch BGA间距的情形下穿线的影响。如下所示：我们在1.0mm的BGA下穿过一对差分线 ，然后模拟经由若干个其他走线的过孔反焊盘区域的情形 ，我们来看看这对走线自己的性能怎样。
经由我们对几块板的统一个待测物的测试效果比照发明 ，结论是惊人的一致�。。∷南牟换崾且惶跷颐且晕钠街钡那� ，其中在25GHz之后有很是重大的谐振点。
谁人 ，我相信大大都粉丝们都能看懂上图的插入消耗曲线 ，至少能区分出好照旧欠好。若是你们对S参数还不太熟悉的话 ，我们高速先生队长还专门亲自拍摄了一个通俗易懂的小视频 ，可以资助各人更深入的相识S参数这个SI主要的看法哈。
好 ，我们继续往下讲 ，从这个糟糕的S参数来看 ，我们大致可以判断它的可用规模在25GHz内 ，若是各人照旧对频域参数不是很熟悉的话 ，我们换成各人喜欢的时域来剖析哈。从上面的消耗参数来看 ，走线在很成熟的10Gbps到25Gbps应该都是没太大问题的 ，那我们就直接跳过10G到25G ，从56Gbps起步来权衡。那放到我们现在也做得较量多的56G-PAM4的高速设计上 ，我们看看若是发送一个理想的56G-PAM4信号源经由这个BGA扇出之后会是怎么样呢？
嗯 ，看来这个BGA的扇出设计关于56G-PAM4照旧OK的 ，那我们再来个更厉害的？现在业界已经最先对112G-PAM4举行研究了 ，那高速先生也实验下加入一个112G-PAM4的信号源进去 ，看看经由这个BGA扇出之后会是什么情形。效果如下所示：
从上面的眼图可以看到 ，就只是经由了一个BGA扇出之后眼图就“凉”了一半了 ，压根都还没最先走线 ，加上走线的话预计就……呃！
就像前面所说的 ，在112G来临的时间 ，若是照旧像上面一样的BGA扇出的话 ，这对差分线的性能会大打折扣 ，甚至可能一个我们以为很简朴的扇出设计就消耗掉整个通道的裕量。BGA扇出虽然是个很简朴并且约定俗成的设计 ，可是在信号速率越来越高之后 ，信号的性能会受到越来越多因素的影响 ，好比BGA的pitch巨细 ，过孔反焊盘设计 ，叠层设计 ，线宽线距选择 ，加工误差等 ，使得原本看起来一个很寻常的设计都可能泛起问题 ，这可能也酿成我们SI未来要去思索的问题了。
