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巧了不是，原来你也不知道啥是PCB去耦电容的“滤波半径”�。�

宣布时间：2024-08-19 14:07

电源设计中的网红用语：电容去耦半径，大大都人都听过，但能讲出来原理的人预计未几；看完这篇文章，让你们理论知识和现实设计更上一层楼！

高速先天生员--黄刚

现在稍有履历的layout工程师都知道在BGA内里差别封装的去耦电容从小到大应该按下图这样安排：安排的顺序是从小电容到大电容接纳从近到远的方法。

稍微具有SI，PI知识的工程师会说这样有利于改善电源PDN系统的性能，理论上是电容都应该离芯片引脚越近安排越好，尤其是小电容，比大电容更应该靠近芯片端。为什么呢？专业用语叫小电容的去耦半径更小。所谓去耦半径，无非是研究噪声源和电容赔偿电流之间的相位关系。当芯片电流爆发转变时，会在电源平面的一个局部区域内爆发电压波动，由于信号在介质中撒播需要一定的时间，因此从局部电压波动到电容感知到这一波动之间有一个时间延迟。同样，电容的赔偿电流抵达波动区域也需要一个延迟，因此一定造成噪声源和电容赔偿电流之间的相位上的纷歧致。在严谨的场合中，Chris就是会这样来形貌这个名词！

说完上面这一段，相信有不少粉丝感受Chris什么都没说似的。行吧，下面就以Chris的明确给各人诠释（fan yi）一下。从应用来说，就是每个电容在与它的自谐振频率f（波长为λ）相同频率下的噪声赔偿效果最好，相位差越小越好，λ/4时电容失效，泛起反谐振。在现实应用中，我们一样平常取小于λ/50较量稳妥。

例如下面这个0402封装的10nf的一款电容，它的Z真实阻抗如下所示：

从它自身的Z阻抗曲线来看，谐振频率在65MHz，也就是我们通俗说的这个电容的去耦频段在65MHz以内。

然而现真相形是电容抵达Pin或多或少都会有一定的距离，这里假设距离为50ps（或许300mil左右），如下：

这样的话，这两者的z阻抗曲线比照就有差别了，经由传输线之后的z阻抗谐振点提前，在原谐振点的位置阻抗增添到了0.813欧姆。谐振点频率也会响应的往条件了，就相当于这个电容的去耦频段就不可抵达那么高频段了。Chris稍微盘算一下去耦半径：谐振频率为65MHz，波长为92.7inch（假设在fr4中传输），那么λ/50=1.85inch（约300ps），然而从效果上看到50ps的时间转变都已经较量显着了。

虽然上面说的照旧理论，只是比照于文字来说有点数字显得没那么理论。那应用到详细的PCB设计项目中会是怎么样的呢？行！Chris或许做了一个简朴的仿真case，如下所示：1个用于仿真的4层板，一个小的BGA和一个0402-100nF的小电容都放在top层。

其中中心L3层是电源层，通过仿真看看电容放在距离BGA差别距离情形下PDN阻抗曲线的转变。

首先看到我们用的这个0402-100nF电容自己的PDN阻抗曲线如下所示：可以看到这个电容自己的谐振频段在25MHz。这是一个初始的基准，也就是不放在PCB上的情形下，这个电容自己的特征展示。

那么我们把电容放在距离BGA最近的位置上，距离BGA或许3mm的样子。

在这个case下，BGA芯片的PDN阻抗曲线（蓝）和纯粹电容的PDN阻抗曲线（绿）相比，就有了显着的恶化，去耦的频段或许变差了7MHz，这个是很是大的恶化了。

虽然，纯粹理想的电容和放到PCB板上两者一定会变差不少。为了让各人更好的感受下摆放距离和PDN阻抗曲线的恶化水平，我们划分在距离BGA从上面的3mm，再拉大5mm和10mm的距离，如下所示：

从仿真效果来看，放远5mm（橘）和原来放在3mm的距离（蓝）的PDN阻抗曲线比照，去耦频段镌汰了2MHz。再放远5mm（红）和放远5mm（橘）又镌汰了1.4MHz的样子。电容自己可以去到25MHz多的去耦频段，随着距离越来越远，有用频段直接快打了个骨折！

虽然这个只是一个很简朴的仿真case，BGA很小，叠层也只有4层，电容也才1个。Chris只是或许通过这个仿真case让各人形象的看到详细项目中电容随着位置放远之后的恶化。差别项目的剖析要领着实也是一样，只不过电容和层数更多，BGA或者PCB板更大，万变不离其宗。一名优异的工程师不但要知原理论，更要知原理论怎么用于现实，从而来解决现实的问题哈！

问题：在详细PCB设计中，要注重哪些设计细节可以更好的包管板级的电源噪声呢？

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