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惊呆！这个天下500强客户的项目居然要同时包管阻抗和消耗误差

宣布时间：2024-07-23 08:59

链路的阻抗和消耗通常得一可安天下！传输线阻抗控制±10%是通例，光阻抗控制到±5%这一项就已经让你们感受不太可能了，那在±5%阻抗控制的基础上再加一条±5%的消耗要求呢，各人以为加工能做出来吗？

#高速#仿真#测试#阻抗#消耗#叠层

高速先天生员--黄刚

小序未几说，直接进入正题！各人若是对PCB板厂的加工能力有相识的话，都很清晰，现在主流的板厂会将传输线阻抗控制公差在±10%这个规模，然后有几家一线板厂有能力做到±8%，感受现在海内的板厂应该还没有正式允许能做到±5%的吧。至于缘故原由嘛，高速先生之前的文章：掌握了这个剖析要领，实现传输线阻抗5%的加工公差不是梦！着实已经有提过，上面提到的PCB传输线结构的种种误差都会积累起来，从而导致整体的阻抗误差增大。现在看起来5%的阻抗控制简直还属于可遇而不可求的情形！

然而外洋的一个大客户最近向我们提出了一个比阻抗±5%还能苛刻的要求，他们希望在他们的测试夹具中做到高速线的阻抗±5%，尚有一个可能95%的夹具项目都没有的要求，就是高速线的消耗也要包管±5%的误差！

是的，外洋的客户一直都是要求较量严酷，它提出的要求，可能Chris之前真的没有听过！阻抗要求知足5%的要求，消耗要求在12.8GHz抵达1.3dB±0.05dB。一个字，难！一个英文单词，impossible！

客户要包管的阻抗和消耗是下面这条夹具的链路，单端42.5欧姆的链路。

事实这个客户也合作许多许多年，既然他们有这个需求，又一定水平上做好了不可的心理准备，那就作为一个预研的项目了，说干就干！

首先从叠层最先就抓得很严酷，内层走线，线宽只管宽点，用上多次验证后有掌握的板材和性能好的PP，或许定下来这样的叠层。走线在L3层，隔层参考TOP和L5层，使线宽增大，控制线宽导致的阻抗和消耗误差。

叠层定下来之后，输入叠层和线宽板材参数信息，先仿真获得理想加工情形下的阻抗和消耗。在确定线长为某一数值的情形下，在仿真中让链路知足了消耗和阻抗的指标。

可是上面也仅限于在仿真中知足，着实意义不大，只能以为是在中值情形下能知足。我们需要划分举行DOE仿真，从理论上探讨加工误差影响阻抗和消耗的因素。

首先无论是阻抗照旧消耗，我们在PCB结构和板材的参数界说以下6个参数。

从阻抗的DOE剖析中，我们可以看到差别参数的影响比例如下：和Chris的认知也较量吻合，除了DF和粗糙度基本没影响外，其他4个因素都有一定的影响，并且基本照旧相互交互的影响。

而对消耗的DOE仿真，我们能看到更多新的知识点。除了我们认知中的板材DF和铜箔粗糙度，包括线宽W会影响消耗外，让人没想到的是，阻抗的转变居然也对消耗有很是大的影响，以是你们能看到板材的介电常数DK居然排在影响榜的第一位，上下厚度也是压倒一切。

Chris综合了两个指标的影响误差因素后，就最先配合我们的板厂去做一些加工的着重点，只管去减小加工的误差，虽然这个项目加工的可控度也远比嘴上说的要难，最后经由了一段不短时间的起劲，终于抵达了目的。加工回来后，我们抽测了2块板子，阻抗和消耗都完善的抵达了客户的要求，并且一致性很是好，说明这批次的加工应该都能知足要求。