PCB设计仿真之探讨源端串联端接
宣布时间：2022-11-22 11:39
作者：银娱geg优越会科技高速先天生员 孙宜文
上期高速线生简朴先容了反射原理也提到了源端串联端接 ，笔者借此篇文章再深入探讨下 ，本文使用Sigrity Topology Explorer 17.4仿真软件。
搭建一个简朴的电路模子 ，给一个上升沿和下降沿均为0.5ns的脉冲波形 ，电压跳变为0V-2V-0V ，高电平一连时间为10ns ，假定芯片内部驱动17ohm ，路径中传输线的时延为1ns ，一起看下这个链路的吸收端和发送端波形：
仿真效果：
传输线阻抗50ohm ，通道最后开路。现实电路在事情的时间 ，最后通常是高阻状态 ，也就是和开路差未几。信号抵达最后全反射 ，每个时间阶段视察点的电压值这里就不做诠释了 ，感兴趣的读者可以团结反射系数盘算。
负载端吸收到信号过冲很大 ，当在靠近源端的地方加上33ohm的电阻后仿真效果如下:
源端阻抗获得匹配
接下来我们用现真相形做例子 ，模拟一个33Mbps的local bus信号 ，发明无故接时间的信号波形 ，只有一点小小的过冲 ，是一个还不错的信号波形。
但我们把速率调到200Mbps ，或许是DDR1的速率 ，发明不端接会有很大的过冲。
看来随着速率的提高 ，阻抗不匹配的链路中 ，源端串联照旧有须要的。那么我们该怎样判断何时需要端接？
这里和信号的上升时间Tr及传输线延时TD有关 ，下面有个履历公式可提供参考：
TD=20%Tr
我们来验证下公式 ，拿适才的示例继续仿真 ，调解参数 ，上升时间是0.5ns ，传输线延时是1ns ，递减传输线延时 ，从1ns逐渐减小至0.1ns（20%Tr） ，视察负载端的信号质量。
看起来 ，Tr减小到0.1ns的时间 ，反射噪声约为12% ，差别的结构 ，差别的信号要求差别 ，详细看信号能容忍多大的噪声 ，仅作为快速定位的履历参考。另外需要注重串阻需要只管靠近源端 ，不然会引起多次反射 ，降低端接效果 ，甚至导致信号更差 ，来看下差别位置的串阻带来的影响。
文末总结下源端串联端接的优点：
源端串联通过靠近芯片发送端串联电阻 ，使得该串联电阻与芯片的内阻之和只管与传输线阻抗一致。该端接简朴功耗小 ，不会给驱动器带来特另外直流负载 ，只需要一个电阻就可以抑制驱动端到负载端的二次反射 ，常适用于点对点的拓扑上。
